High-Speed Analog Layout Design Engineer

Celero Communications es una startup de semiconductores en rápido crecimiento que desarrolla tecnología DSP coherente de alto rendimiento para la infraestructura de IA de próxima generación. Recientemente anunciamos una Serie C de $275M tras la validación del primer silicio DSP coherente de 2nm de la industria. Bloomberg también informó que CapitalG de Alphabet respaldó a Celero con una valoración de $3 mil millones. A medida que continuamos creciendo, estamos contratando talento excepcional en Estados Unidos, Canadá y Argentina para una variedad de oportunidades emocionantes.

Buscamos un Ingeniero de Diseño de Layout Analógico de Alta Velocidad para impulsar el diseño de layout de bloques complejos de señal analógica y mixta que se encuentran en el corazón de nuestros avanzados sistemas de comunicación óptica. Como miembro clave del equipo de diseño de Señal Analógica y Mixta (AMS), liderarás el desarrollo de layout de bloques críticos como ADC, DAC, PLL y otros circuitos analógicos/mixtos de alto rendimiento. Te interrelacionarás estrechamente con diseñadores de circuitos, equipos de CAD/PDK y otros ingenieros de layout para garantizar el éxito del silicio en el primer intento. Este es un rol técnico práctico ideal para alguien que prospera en un entorno de ritmo rápido y disfruta de mentorizar a otros mientras contribuye directamente al desarrollo de chips de vanguardia.

Responsabilidades Clave

• Liderar y ser responsable del diseño físico de layout de macros analógicas/mixtas complejas (ej. ADC, DAC, PLL), desde la planificación hasta la verificación final.
• Colaborar estrechamente con los diseñadores esquemáticos para crear soluciones de layout óptimas considerando rendimiento, matching, simetría y confiabilidad.
• Mentorizar y guiar a ingenieros de layout junior/contratistas en múltiples zonas horarias, aplicando las mejores prácticas en diseño y verificación de layout.
• Realizar y depurar verificaciones LVS, DRC, PERC, ERC de jerarquía completa y otras verificaciones de signoff utilizando herramientas estándar de la industria (Pegasus, Calibre, etc.).
• Contribuir a la planificación a nivel de chip, incluyendo la planificación de nivel superior, integración de bloques, implementación de la red de alimentación y enrutamiento de señales.
• Participar en revisiones de diseño de layout y proporcionar liderazgo técnico para la calidad del layout, la completitud de la verificación y el cumplimiento de los plazos.
• Apoyar iniciativas de automatización a través de scripting y personalización de herramientas (SKILL, TCL, Python es un plus).

Calificaciones Requeridas

• Mínimo 1+ año de experiencia práctica en diseño de layout analógico/mixto y en tecnologías CMOS/FinFET avanzadas.
• Trayectoria comprobada en el diseño de layout de macros IP de integración de nivel superior y en la preparación de IPs para entrega a Diseño Físico.
• Liderazgo comprobado en la propiedad de macros de layout IP importantes o layout a nivel de chip completo en nodos FinFET (TSMC preferido).
• Al menos 1+ año de experiencia con nodos de proceso TSMC FinFET (N3, N5, N7 o N16).
• Profundo entendimiento de la física de dispositivos, efectos dependientes del layout (LOD, WPE, OSE, LDE, etc.) y su impacto en el rendimiento del circuito.
• Fuerte experiencia en las mejores prácticas de layout para matching de dispositivos, aislamiento de ruido, protección ESD, simetría y minimización de parásitos.
• Dominio de planificación, integración jerárquica de bloques, estrategia de enrutamiento y diseño de redes de alimentación/tierra.
• Experiencia con Cadence Virtuoso, Calibre, Pegasus y otras herramientas de layout y verificación.
• Familiaridad con flujos de verificación de layout, incluyendo LVS, DRC, PERC, Densidad, DFM, ERC y reglas de Antena.
• Experiencia trabajando en entornos colaborativos con equipos internacionales y remotos.
• Sólidas habilidades de documentación y comunicación con la capacidad de presentar claramente los trade-offs y el estado del layout a equipos multifuncionales.
• Experiencia en el uso de sistemas de control de versiones para la gestión del diseño de layout.

Calificaciones Preferidas

• La exposición a interfaces analógicas ópticas o de alta velocidad es una gran ventaja.
• Conocimiento práctico de SKILL, TCL o Python para automatización de layout u optimización de flujos de diseño.
• Capacidad comprobada para colaborar con equipos internacionales (EE. UU., Canadá, Argentina).
• Fuertes habilidades organizativas con alta atención al detalle y seguimiento.
• Capacidad para realizar múltiples tareas y priorizar en un entorno dinámico y de ritmo rápido.
• Mentalidad proactiva, con ganas de aprender y excelentes habilidades para resolver problemas.

Lo

que

Ofrecemos

• La oportunidad de desempeñar un rol fundamental en una startup de semiconductores de alto crecimiento.
• Exposición a una amplia variedad de equipos multifuncionales.
• Una cultura de equipo colaborativa e internacional donde se valoran las ideas y la iniciativa.
• La oportunidad de crecer junto a Celero mientras escalamos y damos forma al futuro de nuestra industria.
• Un rol fundamental en una startup de semiconductores en rápido crecimiento que da forma al futuro de la conectividad de IA y centros de datos.